Verilog设计中，“测试程序”和“验证程序”是一个概念吗？有什么区别呢？谢谢！

如题所述

举报该问题

我认为测试程序是类似于testbench，只能潜入的去测试一下设计的功能等，要实现全面的测试实现较复杂，但是验证程序即搭建验证平台，可以全方位的去测试设计的每一个细节，实现全面测试，其通过随机可以覆盖整个设计的功能等，还能采集覆盖率等信息来确定设计的完备性。

温馨提示：答案为网友推荐，仅供参考

第1个回答 2014-06-19

看到男的不想回答追答

难的？还是男的？

你难男不分？

我以为你不会呢，其实你就是不会……

你以为我的智商和你一样。。。激将法木有用

你就是不会，其实也没什么……

好吧低智商随你说。切

相似回答

大家正在搜