请简述test bench和Verilog源程序的区别？

Question

如题所述

Answer 1

verilog源程序其实是为了描述一段电路逻辑，所以在写rtl的时候，你需要明白自己设计的电路大约是什么，具体如何执行的。test bench其实是为了测试这些电路是不是能正确的工作，所以它更加像一个软件，它为了能遍历合适的激励信号来测试电路，一般会加入随机数来随机化的生成测试向量。