如何在fpga上实现将25M晶振频率分频为1HZ的信号,求Verilog HDL完整程序

Question

如题所述

Answer 1

module div(clk25M,clkout); //分频，产生1HZ频率
input clk25M; //输入24MHz，输出1Hz
output reg clkout;
integer A=0; //计数器
always@(posedge clk10M)
if(A<=12500000)A<=A+1; //计数器每记到12.5M，clk翻转一次
else begin clkout<=~clkout;A<=0;end
endmodule

Answer 2

这个直接用锁相环PLL不就行了，设置下参数，立马就能实现。