如何用Verilog实现3.5分频电路

如题所述

纯粹的数字电路是不能实现3.5分频的。不要求综合的,Verilog可以实现。
大致思路是7分频,然后分成2路信号:1路信号不变化,另一路延时180度,然后二个信号 相互与。
如果问FPGA如何我实现,可以使用时钟管理单元的功能,具体方案如上,只是移相交给锁相环了。
Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式,还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是世界上最流行的两种硬件描述语言,都是在20世纪80年代中期开发出来的。前者由Gateway Design Automation公司(该公司于1989年被Cadence公司收购)开发。两种HDL均为IEEE标准。
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第1个回答  2011-09-23
纯粹的数字电路是不能实现3.5分频的。不要求综合的,Verilog可以实现。
大致思路是7分频,然后分成2路信号:1路信号不变化,另一路延时180度,然后二个信号 相互与。
如果问FPGA如何我实现,可以使用时钟管理单元的功能,具体方案如上,只是移相交给锁相环了。本回答被提问者采纳
第2个回答  2011-09-24
module CLOCK
(
clk,clk2,RSTn
)

input clk;
output clk2;

reg rclk2;
reg[3:0] count1

always @ (posedge clk or negedge RSTn)
begin
if(!RSTn)
count1<=4'b0;
clk2<=1'b0
else if( count1<=4'd3)
rclk2<=~rclk2;
else count1<=count1+1'b1;
end

assign clk2=rclk2;
endmodule
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