verilog中的时序仿真

Question

用verilog编程 然后进行仿真比如简单的与门 c=a AND b有时序仿真和功能仿真功能仿真的波形自己能看明白 就是与门时序仿真就不明白了时序仿真是什么 作用又是什么

Answer 1

1. 功能仿真 ( 前仿真 )
功能仿真是指在一个设计中， 在设计实现前对所创建的逻辑进行的验证其功能是否正确的过程。
布局布线以前的仿真都称作功能仿真， 它包括综合前仿真（ Pre-Synthesis Simulation ）和综合后仿真（ Post-Synthesis Simulation ）。 综合前仿真主要针对基于原理框图的设计 ; 综合后仿真既适合原理图设计 , 也适合基于 HDL 语言的设计。
2. 时序仿真（后仿真）
时序仿真使用布局布线后器件给出的模块和连线的延时信息， 在最坏的情况下对电路的行为作出实际地估价。 时序仿真使用的仿真器和功能仿真使用的仿真器是相同的， 所需的流程和激励也是相同的； 惟一的差别是为时序仿真加载到仿真器的设计包括基于实际布局布线设计的最坏情况的布局布线延时， 并且在仿真结果波形图中，时序仿真后的信号加载了时延，而功能仿真没有。

Answer 2

你可以这样理解功能仿真没有加入芯片参数所以得到的只是理论的波形时序仿真加入了芯片的参数(如延时等,实际应用时会产生一定的误差),得到的波形更接近实际的波形

Answer 3

时序仿真就是接近器件运行特性的仿真,仿真文件中已包含器件硬件特性参数,仿真精度高,但时序仿真的仿真文件必须来自针对具体器件的适配器.综合后得到的EDIF等网表文件通常作为FPGA适配器的输出文件,产生的仿真网表文件中包含了精确的硬件延迟信息.一句话概括就是,时序仿真就是相当于对做好的硬件进行硬件测试,看能否达到要求 功能仿真就是所设计的电路是否正确