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    • 在Verilog HDL仿真时间怎么设置呢？

    我在进行时序仿真的时候，我的时间设置好像只能最多达到1000ns，如果超过了就出现这个界面“specify alegal peiod offset” 怎样设置可以让时间长点呢？
    先谢谢你们！我刚进来没有积分希望你们原谅。

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    其他回答
    第1个回答  2013-03-15
    在Simulation菜单栏下设置好所显示的仿真时间长度
    第2个回答  推荐于2021-01-02
    在编辑信号的那个界面点击左上角EDIT选ENDTIME输入你想要的时间
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