2选1多路选择器的Verilog hdl

Question

如题所述

Answer 1

assign a=s?x:y;
其中a为输出，s为选择信号，x和y分别为被选择的信号。s为0时，输出y信号；s为1时，输出x信号。这几个信号的名称在这里只是示意，可任意替换为其他名称

Answer 2

module mux2(a0,a1,sl,z);
input a0,a1.sl;
output z;
wire z;
assign z=sl?a1:a0;
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