verilog中如果都不带时间延迟,阻塞与非阻塞赋值有什么不同

Question

verilog如果都不带时间延迟,阻塞与非阻塞赋值有什么不同;举例说明它们的不同点！！！

Answer 1

阻塞赋值是顺序赋值，是按照顺序一个一个赋值完成的，非阻塞赋值是并行赋值，是同时完成的，在一个begin and语句中，例如如果a=1，b=2，c=3 begin b=c; a=b; end 这个语句执行之后a=3，b=3，c=3，语句执行是按照顺序进行的，即先进行 b=c;下面的语句还没有执行 此时b=3，c=3，然后在执行a=b，这时b已经改变成为了3，所以a=3.如果是非阻塞语句，则 begin b<=c; a<=b; end那么这个语句执行之后 a=2，b=3，c=3，因为非阻塞语句是同时进行的，即 b<=c;a<=b;两个语句同时发生 所以在b的数据还没有改变时已经赋给了a，即b在没有改变成为3时，把之前的2赋给了a。总结：阻塞赋值和非阻塞顾名思义就是阻塞就是阻止下面的进行，非阻塞就是不阻止下面的进行，即同时进行。 如果还是不明白可以在问我。呵呵！