第1个回答 2024-08-17
在Verilog设计中，阻塞赋值和非阻塞赋值是两种不同的操作方式。阻塞赋值，使用"="符号，其工作方式类似于顺序执行，每个语句依次完成，不会影响并行执行的其他语句。例如，当初始块开始时，变量a会被首先赋值，然后是display语句，尽管b和c的赋值尚未完成，但它们在第一个显示语句中已经显示为8'hxx。这种行为在有延时的仿真中尤为明显。
相比之下，非阻塞赋值使用"<="符号，允许在当前语句完成后立即调度赋值，但RHS（右侧值）的捕获和赋值会在时间步结束时进行。这意味着，即使在display语句中，非阻塞赋值的RHS已经计算，只有在语句块结束后才实际更新LHS（左侧值）。例如，第一个例子中，替换阻塞赋值为非阻塞后，输出显示所有'h'x，因为RHS值在每个时间步被捕获。
在实际操作中，阻塞与非阻塞赋值对执行流程产生了显著影响，尤其是在并行执行的语句中，非阻塞赋值的延迟特性使得结果与阻塞赋值有所不同。通过对比这两个赋值方式在不同例子中的仿真结果，我们可以清晰地看到它们在执行顺序和结果上的区别。