Verilog阻塞与非阻塞赋值详解

Question

如题所述

Answer 1

关于Verilog中的阻塞与非阻塞赋值问题，众多教程提供了概述，但缺乏详细的解释与实例对比。基于Clifford E. Cummings的经典论文与相关书籍，本文将深入解析阻塞与非阻塞赋值，并提供清晰示例，以期帮助困惑的朋友。

阻塞赋值（=）与非阻塞赋值（<=）是Verilog中两种关键赋值方式。阻塞赋值具有顺序敏感性，非阻塞赋值则具备顺序独立性。阻塞赋值按照程序块中列出的顺序执行，即时影响抽象 reg 的内容，必须在执行下一个赋值之前完成。而非阻塞赋值则在对左侧抽象 reg 进行赋值前，评估程序块中每个语句右侧的表达式，并同时执行。

让我们通过对比示例来理解这两种赋值方式的差异。如图所示，abc序列执行是顺序的，而def赋值是并行的，这体现了非阻塞赋值的特性。反之，若改变阻塞赋值的顺序，结果会发生改变，而使用非阻塞赋值时，语句顺序的改变不会影响结果。

在always块中使用阻塞赋值时，敏感列表通常包含组合电路的所有输入，确保每次输入变化时都进行重新评估。与此相反，非阻塞赋值的always块中，虽然敏感列表中包含所有信号，但内部信号也会被纳入，确保每次更新后always块能够重新执行。

在组合逻辑中使用阻塞赋值，意味着输出依赖于输入的即时变化。而非阻塞赋值在时序逻辑中更为常见，因为它们能准确地反映电路的时序特性，确保信号更新后always块的正确执行。

总结而言，阻塞与非阻塞赋值的选择取决于电路的需求。阻塞赋值适用于组合逻辑，而非阻塞赋值则适用于时序逻辑，尤其是需要反映电路的时序特性的场景。理解它们的原理与应用，有助于编写更高效、更准确的Verilog代码。