用VHDL或Verilog设计一个模可变的同步递增计数器。当控制信号X=0时为四进制计数，当X=1

用VHDL或Verilog设计一个模可变的同步递增计数器。当控制信号X=0时为四进制计数，当X=1时为八进制计数

举报该问题

推荐答案 æ¨èäº2017-09-19

æQ4è¾åºå¼è³æ¸0ç«¯ï¼å°±å¯æææ¨¡8è®¡æ°å¨ï¼åçæQ3è¾åºå¼è³æ¸0ç«¯ï¼å°±å¯æææ¨¡4è®¡æ°å¨ï¼
åXä¿¡å·å°±ç¨äºéæ©ï¼ééï¼Q4ãQ3ä¿¡å·äºï¼ä¹å°±æ¯ = X * Q3 + X' * Q4ï¼

温馨提示：答案为网友推荐，仅供参考

当前网址：http://99.wendadaohang.com/zd/B7vzXeXW7jjvzBeWve.html

第1个回答 2016-01-07

简单，私信，

第2个回答 2016-01-06

这个设计，我明白怎么做
我可以帮你追问

那你帮我啊

相似回答

大家正在搜

用vhdl设计一个同步(或异步)清0模10计数器

设计一个同步22进制计数器，用VHDL语言，帮帮忙吧兄弟们！...

vhdl语言设计一个具有同步设置计数初值和并行输出的16进制...

vhdl设计一个六进制可逆计数器输入为1时加计数，输入为0时...

用VHDL设计一个异步置数，同步清零，计数使能和进位输出信号...

用VHDL设计一个带有进位输出端co的6进制计数器，当计数器...

新手求助，verilog hdl要设计一个带异步清零和异步预...

用VHDL语言描述及仿真：二十四进制同步加法计数器