在verilog程序中如何定义一个内部使用的寄存器而不作为输出引脚？求各位大虾指点~~

Question

如题所述

Answer 1

//可以如下定义
paremeter INDEX=15; //定义一个参数
reg sum_temp[INDEX:0]; //定义一个十六位的寄存器型中间变量sum_temp

Answer 2

reg x;
reg[8:0] y;本回答被提问者采纳