verilog用什么软件编写vcs

Question

如题所述

Answer 1

verilog用ALTERA软件编写vcs。

如果只是仿真的话，可以使用modelsim；如果要对程序进行编译、综合、烧写且调试的话，可以使用altera公司的quartus ii和xilinx公司的ise软件。这几种软件我都用过，网上都可以下到相关的安装软件。verilog hdl是一种硬件描述语言，跟C语言有点像，比较容易上手。

verilog设计：

描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。这一步通常是由系统级的总设计师完成。

而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。

使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。