VCS入门教程(一)

Question

如题所述

Answer 1

接触Synopsys 家的VCS工具，分享个人学习笔记，供数字前端设计初学者参考。在学校，我们常用quartus和modelsim，但公司需求多用VCS。学习VCS对求职有益。官方指南、实验包及视频教程资源丰富。

VCS是编译型verilog仿真器，处理verilog文件后转化为C文件，再在Linux下编译运行，得到仿真结果。

VCS使用流程：编译verilog源码，运行生成的可执行文件。编译命令格式为：vcs sourcefile [compile_time_option]，执行为：./simv [run_time_option]。

使用VCS labs的lab1示例，包含一个一位加法器fa.v，组成4位加法器add4.v，再组成8位加法器，采用资源换性能策略，减小了行波进位加法器的进位延迟。顶层文件为add8.v，testbench为addertb.v。

编译命令加入-l readme.log记录编译信息，+v2k兼容verilog 2001前标准，-debug_all产生debug文件。

运行simv -l run.log开始仿真，testbench的$display在终端显示成功信息，使用-l run.log记录终端信息。使用-simv -gui打开图形化界面DVE，添加信号到Waves视图，调整波形大小与时间范围。

处理复杂顶层模块时，使用-f verilog_file.f文件，包含所有源码与路径，简化编译过程。常用编译选项包括-R立即运行，-Mupdate仅编译修改文件，-sverilog支持Systemverilog，-timescale设定仿真精度，-o更改可执行文件名。

遇到更多VCS功能时，使用makefile管理编译过程。编写makefile后，输入make sim执行编译，输入make clean清除中间文件。

以上介绍VCS入门使用，水平有限，错误请指正。分享VCS lab文件示例，链接提供。如有疑问，欢迎私信交流。