求verilog源代码

要求：
（1）利用Verilog HDL设计一个16X4的可随机读写的存储器模块。其中16代表存储单元个数（寻址空间），4代表单个存储单元的位数为4 bit
（2）设计一个模块，该模块通过调用16×4存储器模块来实现32×8存储器的功能

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推荐答案 2011-12-11

你是要做仿真吧？不是做可综合的代码吧. 你要仿真，直接always #`cycle /2 = ~cycle /2; cycle就是你要的周期，周期等于频率分之一了。。。如果追问

对我是做仿真

温馨提示：答案为网友推荐，仅供参考

当前网址：http://99.wendadaohang.com/zd/zBze777XX.html

第1个回答 2011-12-20

话说记录平还是罗克露、、、、

第2个回答 2011-12-19

你科大的吧···

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