verilog语言中assign怎么用？

Question

如题所述

Answer 1

module assign_test ( 

                       clk,

                       lhold,

                       lholda

                   );

 

input clk;

input lhold;

output lholda;

 

reg lholda;

      always @(posedge clk)

            if (lhold)

               lholda<=lhold;

            else

               lholda<=0;

  

endmodule                         

  

   未加入assign的综合结果。

Answer 2

assign是持续赋值语句，一般都习惯性地当做连线用，主要对wire型变量进行赋值

Answer 3

assign a=1；
assign是组合逻辑中用来赋值的语句。本回答被网友采纳

Answer 4

wire a;
assign a=1;