Verilog语言的assign与always分别什么时候用的呢

Question

如题所述

Answer 1

1、reg是always块里用的，要用在时序逻辑里，不能用组合逻辑assign定义。
2、always@（posedge clk&a）一般没有这么写的。
always@（这里要写条件，循环执行语句的条件），比如说你要在clk上升沿时执行赋值语句，那么就在里面填写posedge clk，如果你要在a变化一次时在always块里的语句执行一次可以在括号里面只写a。说明执行条件是a的变化。
a不能既是输出又是执行语句条件。如果是那样的话，那么你可以在always块里写成
if(a)
begin
下面是要循环的语句
end
如果a是0那么就会自动跳出本回答被提问者采纳