verilog 总线读写问题：想把一个数据写入FPGA，再把它读出来，下面的代码为什么不行呢？

Question

module wr_rd(dirData,wr,rd,out);
input wr,rd;
inout [7:0] dirData;
output [7:0] out;

assign out =(!wr)? dirData :8'bzzzzzzzz;
assign tmp = out;
assign dirData =(!rd)? tmp :8'bzzzzzzzz;
endmodule

Answer 1

给出的是组合逻辑。如果想存数据，就必须使用寄存器(时序逻辑)。
reg[7:0] rgOut;
always @(posedge wr)
begin
rgOut <= dirData;
end
assign dirData = (~rd) ? rgOut : 8'bzzzzzzzz;追问

谢谢，想再问问是不是不能用quartus仿真这个啊？

追答

quartus可能对三态的仿真有问题.