急急急~~~！请各位大神们帮我编一个特别简单的Verilog HDL的小程序，要求在下面了，

Question

三、 目标：能够实现基本的编程、配置
实验要求：
（1） 建立一个工程，把50M信号作为时钟信号
（2） 指定FPGA的94管脚为输出管脚，此管脚对应TP206输出任意频率的时钟（如1k,10k等）
验收标准：
通过示波器观测到管脚输出时钟

Answer 1

FPGA芯片是什么型号？
时钟输入管脚是哪个？
TP206是什么？追问

芯片型号是EP2C8
时钟输入管脚 clk
TP206先不用管了~~~谢谢了~~~

追答

你指定了FPGA的94管脚为输出管脚
clk是多少号管脚？
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10k的频率：
module div(clk,clkout);
input clk;
output reg clkout;

reg [11:0] count;

always@(posedge clk) begin
if(count==12'd2499) begin
clkout<=~clkout;
count<=12'd0;
end
else begin
clkout<=clkout;
count<=count+12'd1;
end
end
endmodule

Answer 2

DDS直接频率合成。参考下这个。http://wenku.baidu.com/view/c18f1e7302768e9951e73887.html可以生成任意波形。

Answer 3

北理的吧，嘎嘎。