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verilog中参数问题
我想用一个模块中的一个输出去改变另一个模块中的参数值，有实现的办法吗？
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推荐答案 2018-05-19
不可以
parameter是静态的，在模块instantiation的时候就确定了，之后是不能改变的
module的output是动态的，不同的仿真时间，output的值是变化的
verilog是不允许用动态的变量控制静态的parameter的
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