verilog中$符号是什么意思？

Question

最近在看一个verilog程序是，里面好多例如
assign pciw_pci0_pcie_ep$pci_exp_rassign pciw_pci0_pcie_ep$pci_exp_rxn = pcie_rxn_i ;
assign pciw_pci0_pcie_ep$pci_exp_rxp = pcie_rxp_i ;
assign pciw_pci0_pcie_ep$trn_rcpl_streaming_n = 1'b1 ;
对其中的$符号不知道是什么意思！求大神指点~

Answer 1

$是一种标识符，可以用来命名变量，就和 下划线 _ 似的，只是不能放在首位，就如你给的代码所示。也可以被用来标识系统任务，在系统任务名称前加$使之与用户定义的任务和函数相区分，比如常用的$display，$monitor，$time等

Answer 2

她的意思是"没意思"！ 也就是说，随便放在哪里，除了第一个字母外！
例如：I$Love$u, ILo$ve$u, I$$$$Loveu 是一样的。