求大神们编写一个verilog hdl的仿真程序这是源程序感激不尽

如题所述

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推荐答案 2016-05-02

`timescale 1ns/1ns
module test;

wire [9:0] led;
wire [6:0] seg;
wire[7:0] an;
reg [9:0] sw;
initial

begin
sw = 10'b0000000000;
#5 sw = 10'b0000000001;
#5 sw = 10'b0000000010;
end
LLKO2_key uut(.led(led), .seg(seg), .an(an), .sw(sw));

endmodule

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...具体要求:1)列出真值表; 2)画出逻辑图; 3)用Verilog HDL仿真...答：上面全加器A+B，进位输入CI，进位输出CO。下面全减器C-D，借位输入CII，进位输出COO。

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