• 所有问题

    • verilog hdl语言中.a(d0)是什么意思

    如题所述

    举报该问题
    其他回答
    第1个回答  2012-09-02
    这是调用模块时用到的
    定义的wire型d0连到了这个模块的接口a上本回答被提问者采纳
    第2个回答  2012-09-04
    将d0以端口a来例化。
    第3个回答  2012-09-04
    这是模块之间接口连接
    相似回答
    大家正在搜
    相关问题
    verilog 中的10'd0什么意思？
    Verilog HDL语言asssign y=g?(a[1]...
    verilog HDL语言中===是什么意思
    请教这个verilog HDL中的parameter中的，'...
    c语言中r!=0是什么意思？
    在Verilog HDL语言中，always @ （*） 是...
    在 verilog hdl 语言中 <=表示什么？？比如q<...
    verilog HDL中＝&是什么意思？急急急！