verilog语言中行为描述语句不可综合,那它有什么用?用在做testbench么？初学者求解！！

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推荐答案 2012-08-05

不是行为描述都不可综合的，而且不同的编译软件也有一定的区别。如果你的软件不能综合某些行为描述语句，那就只能用它来做测试。随着软件技术的提高，一些现在无法综合的语句也会在将来可以被综合。所以不能综合多半是因为软件技术不够，无法理解该语句罢了。

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第1个回答 2012-08-03

仿真呗。

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为啥有for语句的Verilog程序不能综合答：for 语句在verilog里面有些是可以综合的，只是编译器帮你把for展开了，相当于把几乎相同的代码复制了N遍。而有些就不行，比如用它来实现逻辑功能，这个要看你具体是怎么写的。在verilog中，一般rtl 设计不推荐使用for 语句。而是在testbench 中使用。

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在verilog语言中,如果always后面没有跟条件,就这样 always begin...答：这样的意思一般用在testbench中这种意思是永远执行的意思用来产生仿真激励信号~ 一般这样的语句是不可综合的~

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在Verilog 里面能不能定义integer 类型,如果能那么这样定义后可不可...答：interger 很显然是可以定义的。verilog就有这种数据类型。但这种数据类型属于不可综合范畴的。你在做测试激励，也就是写TB的时候可以用上，很方便。如果你要实现一个可综合风格的interger，还是用一个reg就可以了，注意位宽就哦了。谢谢

verilog 生成语句怎么理解?答：for可以用在testbench的激励设置中，定义一个integer i，在initial块中就可以用for来定义一个循环激励，只要i满足一定条件，就有一个对应的激励产生。if是最常用的条件语句。最常用在行为级的代码书写中。比方说if（!reset_n） // 异步清零有效 q<=0;else q<=d；case的用处更多了。当你...

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请问verilog RTL级描述里可以用function吗?答：可以用，而且function还是可综合的，task是不可综合的

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