verilog中，有些语句不能综合的原因是什么？

Question

如标题：verilog中，有些语句不能综合的原因是什么？我想知道为什么有些语句不能综合。而且我看了些帖子，说大部分代码只能编译，不能综合。那这样那些不能综合的代码还有什么意义？

Answer 1

可能要有一些硬件的概念在里面。
verilog的代码，最终要转换成硬件的。
写代码时，要想一想，综合器该如何把这个代码转成硬件，能想通的，就可以综合；想不通的，就不能综合。

不能综合的代码，主要用在仿真，验证。

如下代码就不能综合的：
begin
a<= 1'b1;
wait 10ns;
a<= 1'b0;
end

Answer 2

远上寒山石径斜，白云生处有人家。