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    • verilog仿真一个“时钟”实现时分秒，编写完激励后发现波形除了时钟外全都是红色的不确定值，求解！！

    三张图片分别是总模块，进位器和激励（testbench)

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    推荐答案   2016-08-03
    主要是clock模块没有复位信号，导致cnt50M的初始值不确定，所以仿真会有错，但实际上下载到FPGA内部，可能并没有问题。
    温馨提示：答案为网友推荐，仅供参考
    其他回答
    第1个回答  2016-08-02
    给你的输出赋予初值，再试一试
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