Verilog HDL二位四路数据选择器，有图

Question

如题所述

Answer 1

//按照真值表完成的代码如下所示：
module mux4_1(A,B,C,D,S,nEN,Y);
input [1:0] A,B,C,D;
input [1:0] S;
input nEN;

output [1:0] Y;
reg [1:0] Y;

always @*
if(nEN)
Y = 2'b00;
else case(S)
2'b00: Y=A;

2'b01: Y=B;
2'b10: Y=C;
2'b11: Y=D;
default: Y=2'bxx;

endcase
endmodule追问

不好意思，再问个问题 Wait 100 ns for global reset to finish这句话是什么意思？

追答

延时100ns等全局复位(global reset)信号结束。复位信号如果没有结束，其它输入激励信号是不起作用的。

如果有用请及时采纳，我在积累经验冲7级建立百度知道团队可以组一批人回答问题。