verilog 中always语句

Question

always @(a or b or c)和always @(a , b,c) 有什么区别吗？

Answer 1

意义一样的,就是写法不一样.后面 Verilog_2001标准的新语法.

Answer 2

不行，硬件描述语言是跟实际电路相关，跟软件设计有区别，一定要考虑综合后的电路，always块代表一个时序或者组合单元。无法嵌套到if语句里面