用Verilog语言如何编写四选一选择器

Question

希望大家给点建议啊

Answer 1

能看清不？？

Answer 2

module mux4to1 (a,b,en,l);
input [3:0]a;
input [1:0]b;
output l;
reg l;
always @(a or b or en)
begin
if(en==1)
l==0;
else
begin
case(b)
2'd0: l=a[0];
2'd1: l=a[1];
2'd2: l=a[2];
2'd3: l=a[3];
endcase
end
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Answer 3

一楼的比较好，有default，信号名意思也比较明确