能不能帮忙用verilog hdl 语言描述下四选一的多路选择器呢最好有功能模块和测试模块，谢谢你拉

Question

如题所述

Answer 1

module(in,out,en);
input[1:0] in;
output[3:0] out;
input en;
reg [3:0] out;
always@(in or en)
begin
if(en==0)
out = 4'bxxxx;
else
case(in)
2'b00: out = 4'b0001;
2'b01: out =4'b0010;
2'b10: out = 4'b0100;
2'b11: out =4'b1000;
default : out =4'bxxxx;
end
end module