Verilog中always和forever产生的始终有什么差别

Question

产生的时钟~

Answer 1

forever循环语句常用于产生周期性的波形，用来作为仿真测试信号。它与always语句不同之处在于不能独立写在程序中，而必须写在initial块中。

上面的话摘自夏宇闻老师的《Verilog数字系统设计教程》。如果只谈产生的时钟信号的话的确是没有区别的，用always和forever都可以产生一样的时钟信号

Answer 2

在初始化模块里，以下两种产生时钟的方式均可以，这里以产生周期10ns的方波为例：
1. initial
forever
begin
#0 clk<=0;
#5 clk<=1;
#5 clk<=0;
end

2. initial
begin
clk = 0;
end
always
begin
#5 clk = ~clk;
end
即由always和forever都可以产生周期时钟。

Answer 3

没什么区别啊
两种不同的实现方式而已本回答被网友采纳

Answer 4

在初始化模块里，以下两种产生时钟的方式均可以，这里以产生周期10ns的方波为例：
1. initial
forever
begin
#0 clk<=0;
#5 clk<=1;
#5 clk<=0;
end

2. initial
begin
clk = 0;
end
always
begin
#5 clk = ~clk;
end
即由always和forever都可以产生周期时钟。

Answer 5

没什么区别啊
两种不同的实现方式而已本回答被网友采纳