您好 请问在verilog里生成块和循环语句有什么区别 似乎可以用循环语句代替生成块 看过您在一个类似问题 但

Question

您好 请问在verilog里生成块和循环语句有什么区别 似乎可以用循环语句代替生成块 看过您在一个类似问题 但是还是有些不解 特再问您一次 希望您能告诉我 谢谢

Answer 1

只有连续赋值语句和实例引用语句可以独立于过程块存在。循环语句不可以。

代表的意义不一样。生成块描述的是模块一样的东西，循环语句代表的是一种行为。可以这么理解吧。

Answer 2

for生成语句和for语句是两码事，for生成语句需把内部循环分别展开。比如你看到一个for生成语句代码只用了一个门级原语，但实际展开用的是i个门。如果for生成语句内所有变量值与上次无关，那么用非生成语句另写是没有普通for语句的。

Answer 3

生成块语句实际就是我们c，c++语言中的if，for，case。用法基本和c或者c++的用法也是相同的。
循环语句，有三种，分别是：
1) forever 连续的执行语句。
2) repeat 连续执行一条语句 n 次。
3) while 执行一条语句直到某个条件不满足。如果一开始条件即不满足(为假)， 则语句一次也不能被执行。
不知道这么说你能理解么？在一些情况下是可以互相代替的。追问

verilog 里面也有if for case 的循环语句呀 这个循环语句才是和C里面的if for case 一样吧
生成块也有循环作用 循环语句和生成块有什么区别呢

追答

生成块语句可以动态的生成verilog代码，可以简化程序的编写过程。
用生成块的循环生成就是循环语句，编写比较方便吧。
你可以参阅一下这里：
http://wenku.baidu.com/view/692b5a5077232f60ddcca141.html。

追问

那直接用循环句不可以吗 省得用生成块

追答

能实现功能，当然是可以的。

本回答被网友采纳