verilog中assign a=b;如果b=z，a如何变化？

如题所述

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推荐答案 2016-10-31

b=z是阻塞赋值，这在电路上基本就是没有什么延迟的一根导线了。
Assign a=b assign是用于组合逻辑的持续性的赋值，一般用于wire，也相当于一根导线了，不过是有门延迟的。

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第1个回答 2016-10-31

如果都是组合逻辑的话，只是相当于给z改了个名字而已。a跟z相同的变化。

第2个回答 2016-10-30

a不变，因为你对变量b赋值，而没有对变量a赋值

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