在Verilog中always有以下几种用法我搞不懂区别和意思： always @ (*) always @ * always

Question

在Verilog中always有以下几种用法我搞不懂区别和意思：
1,always @ (*)
2,always @ *
3,always
然后就是在后面写代码，他们有什么区别，不是always后要跟敏感信号吗？怎么这几种没有？

Answer 1

1.always@后面内容是敏感变量（电平敏感或上升下降沿敏感），always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。 2.如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行。3.第二个没见过。

Answer 2

1,always @ (*) 表示所有的输入都做为敏感信号。后面两个没见过本回答被提问者采纳