VHDL和Verilog HDL有什么不同？如果想学学哪个比较好

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推荐答案 2017-03-21

VHDL和Verilog HDL都是硬件描述语言，区别不很大。与VHDL相比，Verilog HDL更注重物理层的描述，语法上也更与C类似，所以学过C语言的人更容易接受。

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vhdl和verilog哪个好答：从编程语言的角度来看，Verilog HDL的语法与C语言更为接近，这意味着如果你已经熟悉C语言，那么学习Verilog HDL将会相对容易一些，因为它在结构和逻辑上与C语言非常相似。而VHDL则更类似于PASCAL语言，它提供了一种更为严谨和结构化的编程环境。这种设计使得VHDL在处理复杂逻辑和大规模系统时更为稳健，但也...

Verilog HDL和VHDL的区别是什么?答：\x0d\x0a\x0d\x0a目前版本的 Verilog HDL 和 VHDL 在行为级抽象建模的覆盖面范围方面有所不同。一般认为 Verilog 在系统级抽象方面要比 VHDL 略差一些，而在门级开关电路描述方面要强的多。 \x0d\x0a\x0d\x0a近 10 年来， EDA 界一直在对数字逻辑设计中究竟用哪一种硬件描述语言争论...

VHDL和Verilog HDL有什么不同?答：个人觉得VHDL比较严谨,VerilogHDL格式要求松一些。 HDL特别是Verilog HDL得到在第一线工作的设计工程师的特别青睐,不仅因为HDL与C语言很相似,学习和掌握它并不困难,更重要的是它在复杂的SOC的设计上所显示的非凡性能和可扩展能力。在学习HDL语言时,笔者认为先学习VerilogHDL比较好:一是容易入门;二是接受Verilog HDL代...

VHDL和Verilog HDL的区别与联系答：(2) Verilog HDL的起源与发展两种语言的比较能力（capability）：VHDL：一种数据类型性极强的语言，支持用户定义的数据类型，当对象的数据类型不一样时必须用类型转换函数转换。Verilog：数据类型简单，只能由语言本身定义，不适于抽象的硬件行为建模。易学性（easiest to learn）：VHDL数据类型性强，欠直观...

verilog与vhdl哪个更有前景答：Verilog的一大优势在于易于学习。这种语言类似于C语言，只要有C语言的编程基础，通过较短的时间就能掌握Verilog设计技术。而VHDL则相对更为复杂，其语法类似于Ada语言，设计过程并不直观，需要具备Ada编程背景，通常认为至少需要半年以上的专业培训才能熟练掌握。尽管Verilog在易用性和现有资源方面具有优势，但...

VHDL和Verilog HDL的区别与联系答：VHDL具有强大的数据类型支持，包括用户自定义类型，但这也使得它学习起来较为复杂，需要时间和经验。而Verilog的数据类型简单，语法直观，更易上手，更像C语言。在效率上，由于VHDL对数据类型的严格要求，可能不如Verilog高效。近年来，VHDL和Verilog都经历了发展。VHDL增加了面向对象特性，DE-VHDL增加了子...

FPGA开发中的VHDL语言与Verilog HDL语言那个好学?各有什么优缺点?答：相对来说，VHDL更加严谨、灵活性较差，但容易入手；verilog的话相对比较灵活，适合大型开发，但是在编译时比不上VHDL。现在来说，学校教学一般使用VHDL，但是公司用的多的还是verilog。建议初学者使用VHDL，学到一种严谨的习惯，再学verilog就相对简单。

VHDL和VERILOG HDL哪个用得多些??哪个使用方便些??还有他们都有些什么...答：国内的话我觉得verilog 用的比较多吧因为verilog偏近C,但是实质上做设计的话,千万不能有这种软件C的思维去做硬件设计,这样很危险的.VHDL的话,相对于verilog,更为的严谨与层次化,如果从它那些条件判断语句,什么if else then endif.有点类似于VB..不过其实,你想做FPGA或者IC设计的话,这2种语言都...

Verilog HDL 与 VHDL的区别答：区别大了详细的你可以看楼上说的个人感觉是新手入门的话用verilog学起来会很快，因为verilog更接近于C，也像C一样灵活。VHDL有很严谨的各种规定和格式，不容易写出硬件上的错误，但初学者相对较难掌握。

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