VHDL和VERILOG HDL哪个用得多些？？哪个使用方便些？？还有他们都有些什么特点呢？

如题所述

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推荐答案 2013-01-02

国内的话我觉得verilog 用的比较多吧
因为verilog偏近C,但是实质上做设计的话,千万不能有这种软件C的思维去做硬件设计,这样很危险的.VHDL的话,相对于verilog,更为的严谨与层次化,如果从它那些条件判断语句,什么if else then endif.有点类似于VB..
不过其实,你想做FPGA或者IC设计的话,这2种语言都要对,一种会设计,另一种能对懂别人的设计.
就这样

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第1个回答 2013-01-02

使用verilog语句写的更快更随意一些，而VHDL语法要求太严格了，比方说对于位宽的操作，verilog不会在乎你是几位加几位，都可以帮你实现，而VHDL就需要你指明了，不能多也不能少，建议你去学习verilog，学习会了，在去学习vhdl

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