FPGA用ISE软件做有关有限状态机实现序列检测器设计时，代码都写好了，最后进行综合时有警告

Question

代码检查很多遍 没问题。。

Answer 1

警告层次化模块没有连接到顶层XULIEQI，文件名和模块名大小写不一致，最好设置成完全一致看看。有帮助请采纳，谢谢追问

设置为一样了，还是那样。。。你看看顶层代码
module xulieqi(clk,reset,din8,LED7S);
input clk;
input reset;
input [7:0] din8;
output [6:0] LED7S;

wire [3:0] AB;
xulie u1 (clk, din8, reset, din);
schk u2 (din,clk,reset,AB);
decled7s u3 (AB,LED7S);
endmodule

追答

u1里面有state_1、state_2两个状态吗？怎么写的？
顶层调用的时候，最好采用这种方式：
xulie u1 (
.clk (clk),
.din8 (din8),
.reset (reset),
.din (din)
);
否则，接口顺序一定要一致，另外不要漏掉端口。
还有顶层模块中的中间信号din没有定义，默认为 wire din;
看看u1里面有没有层次化的端口是没有接到顶层的。

追问

U1里的状态 这样写的parameter st0=0,......(同类)st7=7; reg[2:0] state, nxstate;
你说的顶层调用那种方式也试了 ，din也声明为wire； 还是同样警告；

追答

把U1的代码也贴出来看看吧？

Answer 2

请确认：
1. state_1/2的verilog语句写法
2.综合时有没有去做相应设置？还是默认综合追问

这是u1中state的写法。。。综合要设置什么 ？？

追答

Maybe signal lost~
Please confirm that all signal is declared!

Answer 3

xulieqi.v代码贴出来
u1,u2例化的时候全部或者某些端口没有连接？追问

module xulieqi(clk,reset,din8,LED7S);
input clk;
input reset;
input [7:0] din8;
output [6:0] LED7S;

wire [3:0] AB;
xulie u1 (clk, din8, reset, din);
schk u2 (din,clk,reset,AB);
decled7s u3 (AB,LED7S);
endmodule
代码 ，，，U1，,U2全部没有连接 只有U3模块。