Verilog中异或的结果怎么反转了

Question

dataout[23:0]<=temp1[23:0];
dataout[24]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
dataout[25]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
dataout[26]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
dataout[27]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
dataout[28]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
dataout[29]<=1^temp1[0]^temp1[1]^temp1[3]^temp[4]^temp1[6]^temp1[8]^temp1[10]^temp1[11]^temp1[13]^temp1[15]^temp1[17]^temp1[19]^temp1[21]^temp1[23];
当我在QuartusII中做仿真时。当temp1[23:0]=101010101.......10.时，结果是正确的temp1[24/25/26/27/28/29]=000000, 当时但仿真时输入temp1[23:0]=01010101........01时，结果是错的，正确的是000000，但仿真出来是111111.。。。我不知道为什么会这样啊？？？？？求大神！！！！
PS：我是在做（30,24）线性分组码
输入的不同，有些结果是正确的，有些仿真结果是错的。

Answer 1

temp[4]改为temp1[4]