有关verilog hdl编写反相器的问题 帮我看一下怎么错了

Question

总提醒我那个b变量类型不对
求告诉怎么改
或者重新帮我编一个反相器的verilog代码

Answer 1

b要定义成reg类型就可以了，因为在always块中进行的赋值。
所以只需要加上reg b;就可以了。或者不用always块描述组合逻辑直接用assign更好,这样b就不用定义成reg类型了，将always块中的内容换成assign b = ~a;追问

啊啊啊啊 谢谢谢谢～