用verilog描述这条语句

Question

用verilog描述这条语句comb等于什么

Answer 1

module abc(
input s0, s1;
output [1:0] comb;
);
assign comb = {s0,s1};
endmodule

Answer 2

默认是的。包括if else 也是一样。
但是可以利用begin end结构让其执行中间所有的语句。
不知道你是不是这个意思，欢迎追问~

Answer 3

assign comb = {S0，S1}；