用Verilog怎么在不知道时钟周期的情况下,实现如下的波形输出

Question

如题所述

Answer 1

你这个其实是一个时序电路，那个时钟沿到信号变化的延时是器件自带的时延。
always @(posedge clk)
if (IN)
out1 = 1;
else
out1 = 0;
OUT = IN ? : IN ^ out1 : 0;