第2个回答 2011-11-07
在verilog HDL中,parameter来定义常量,即用parameter来定义一个标识符代表一个常量,称为符号常量,即标识形式的常量采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据时一种常数型的数据,其说明格式如下:
parameter 参数名1=表达式,....参数名n=表达式;
parameter AND_DELAY=1, //定义参数AND_DELAY为常量1
#AND_DELAY C=A&B // 表示延迟AND_DELAY 即1单位时间,才进行表达式运算
第4个回答 2011-11-07
在verilog HDL中,parameter来定义常量,即用parameter来定义一个标识符代表一个常量,称为符号常量,即标识形式的常量采用标识符代表一个常量可提高程序的可读性和可维护性。parameter型数据时一种常数型的数据,其说明格式如下:
parameter 参数名1=表达式,....参数名n=表达式;
parameter AND_DELAY=1, //定义参数AND_DELAY为常量1
#AND_DELAY C=A&B // 表示延迟AND_DELAY 即1单位时间,才进行表达式运算