Verilog 中 定义module 后面的括号前先加#号,然后一个括号里一堆parameter,然后才是Port名,是什么意思?

Question

module FRAME_GEN #
(
// parameter to set the number of words in the BRAM
parameter WORDS_IN_BRAM = 256,
parameter MEM_00 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_01 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
parameter MEM_02 = 256'h0000000000000000000000000000000000000000000000000000000000000000,
..................................................
)
(
// User Interface
TX_DATA,
TX_CHARISK,

// System Interface
USER_CLK,
SYSTEM_RESET
);

请问上面的那个#号和括号里的parameter为什么这么写?谢谢

Answer 1

parameter在#后面是“可以提供给外部调用”的常数参数。
这是VERILOG2001的新标准，实习系统级的抽象。