如何用74LS161来实现7进制的计数器？

Question

就是用74LS161芯片来实现一个7进制的计数器！

Answer 1

如下：

1、首先，找到一个74LS195芯片，将其J和K输入端子连接，将R和LOAD端子连接至高电平，将CP端子连接至脉冲信号，然后从左至右，从上至下将输出端子连接 底部数字为Q0，Q1，Q2，Q3，见下图。

2、使用以上公式计算i = 3，因此将Q2和Q3连接NAND门连接到J和K输入，见下图。

扩展资料：

一个16位计数器，最大计数值为1111，相当于15个小数。 需要计数的脉冲被加到最低位触发器的CP端子上，所有J和K端子都连接到高电平1，每个触发器的Q端子都连接到CP端子相邻的一个较高触发器中的一个。

J-K触发器的特性表告诉用户，当J = 1且K = 1时，CP到来时，触发器将翻转一次。全部清除后，第一个CP后沿，触发器C0翻转以应答Q0 = 1，其余三个触发器仍保持0状态，整个计数器的状态为0001。

在第二个CP下降沿之后，触发器C0翻转为“ Q0 = 0，C1到Q1 = 1，计数器变为0010。到第15个CP下降沿，计数器变为1111。可以看出，计数器的确可以计算CP脉冲。

Answer 2

一、7进制则表示有7个有效状态，如0000,0001,0010,0011,0100,0101,0110（Q3Q2Q1Q0）

二、要想实现就有两种方法，置零或置数，我用置零法来试试，因为74LS161是有异步置零端，所以需要到0111这个状态后再置零，因为0111这个状态时间很短所以不会进入有效状态。

三、EP ET两个端接1，LD接1，C为进位输出,Q2Q1Q0接个与非门与RD端连接，输入D3D2D1D0全部接0，CLK接个边沿脉冲且上升沿有效。

扩展资料：

74LS161的主要功能如下：

1、异步清零功能：当输入端CLR的反为零时，不论有无时钟脉冲CLK和其他信号输入，计数器被清零，即输出端Qd~Qa都为0。

2、同步并行置数功能：当输入端CLR的反=1，LOAD的反=0时，在输入时钟脉冲CLK上升沿的作用下，并行输入的数据dcba被置入计数器，即输出端Qd~Qa=dcba。

3、计数功能：当输入端LOAD的反=CLR的反=ENP=ENT=1，当CLK端输入计数脉冲时，计数器进行二进制加法计数。

4、保持功能：当输入端LOAD的反=CLR的反=1时，且ENP和ENT中有”0“时，则计数器保持原来状态不变。

参考资料来源：百度百科-74HC161

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Answer 3

74LS161本身是十进制。要实现7进制有两种方法：清零和置数。清零法：将输出端的Q0、Q1、Q2（Q3是高位）通过一个与非门接到清零端，置数端接高电平（数据输入端不用管）。置数法：数据输入端D0、D1、D2、D3（D3是高位）接成0011，清零端接高电平，输出端CO接一个非门，再接到置数端，此时的输出就是7进制。
不好意思，我才1级，发不了图，不知道说清楚没。本回答被提问者采纳

Answer 4

7进制则表示有7个有效状态，如0000,0001,0010,0011,0100,0101,0110,（Q3Q2Q1Q0）
要想实现就有两种方法，置零或置数，我用置零法来试试，因为74LS161是有异步置零端，所以需要到0111这个状态后再置零，因为0111这个状态时间很短所以不会进入有效状态
EP ET两个端接1，LD接1，C为进位输出,Q2Q1Q0接个与非门与RD端连接，输入D3D2D1D0全部接0，CLK接个边沿脉冲且上升沿有效，这应该就行了的...