verilog 有没有保持语句

Question

verilog语句如何将前几句的值继续赋给下一句，或有没有空操作语句？麻烦哪位高手解答一下，谢谢

Answer 1

保持语句是说给一个变量赋值就不变了是吧？
可以这样
begin
if（）
rem<=1'b1;
end
这样rem里面的值就一直是1，不会变了。
这是一个锁存器。追问

感谢你的回答。if(iL2.8) begin clk_out=0; end
else begin
clk_out=clk_out;
end
最后一个else语句是想保持原来的值不变，不知这样的语句对吗？

追答

要用非阻塞赋值<=就对了

Answer 2

感觉时间太快，我感觉可以用个寄存器