如何使用verilog hdl 中的测试程序。。。·include"count4.v"这句老是报错，，

Question

Error (10228): Verilog HDL error at count4.v(1): module "count4" cannot be declared more than once，，，求解决

Answer 1

路径没写好吧 一般在做verilog代码测试时，代码文件放到rtl文件夹 测试文件放到sim文件夹，工作建个文件夹working emacs写个filelist 把需要用到的文件.v test.v 写进去 run下就可以了

这样就不会造成文件乱七八糟的情况 重复录入等的麻烦

Answer 2

有两个模块名字都是count4

Answer 3

你声明了2次么。

Answer 4

最好把代码附上来看看吧