SystemVerilog中的数组维度，以及$size()函数

Question

如题所述

Answer 1

在SystemVerilog中探讨数组的维度和$size()函数的运用。

当探讨多维数组a的大小时，$size(a)函数所计算的维度，取决于其声明方式。以二维数组为例，其结构类比矩阵，高维代表行，低维代表列。

初学者常疑惑，何时在数组名后使用[7:0]，何时使用[0:7]。针对二维数组，矩阵名如a，右侧使用[0:7]表示列数，左侧[7:0]则表示行数。

多维数组的维度等级由声明方式决定。在未压缩(unpacked)类型数组中，位于数组名右侧的维度等级高于左侧。在同一侧中，左侧的"[ ]"中的维度等级更高。

因此，$size()函数能选择性计算数组的特定维度。例如，若需得知数组行数，可使用$size(a)；若需知列数，则使用$size(a,1)。