99问答网
所有问题
Verilog 调用其他模块寄存器中的数据
Verilog 怎么调用其他模块寄存器中的数据，比如我模块mod1中的数据a，我想模块mod2中调用这个数据，我该怎么做呢？求大神指导
举报该问题
推荐答案 2015-09-14
把寄存器设为mod1的输出端口，或者赋值给 输出端口
温馨提示：答案为网友推荐，仅供参考
当前网址：
http://99.wendadaohang.com/zd/z7jjeWBWWXtXzOOvee.html
其他回答
第1个回答 2015-09-14
你可以把a从原来的模块传到你现在的模块
相似回答
verilog
中顶层文件
引用其他模块
出现错误,怎么修改?
答：
可以将reg [7:0] hou_n,min_n,sec_n,hou_a,min_a;中的sec_n改为wire[7:0]sec_n，
其他
变量也可能会出现这个问题，我没有细看，但是粗看一下有很多问题。这里给你指出一个，在count_60
模块
你应该是想定义60的计数器，但是其中8‘h59应该是表示16进制的59，换算成十进制的值应该是89，应...
verilog中
,对一个
模块的
多次
调用
,比如前一个调用还没有结束的情况下,就...
答：
Verilog中的模块
类似于电路，我们通常称之为例化，而不是
调用
。如果你需要重复例化多个相同的模块，可以使用generate for语句。例如，如果你想要例化多个D触发器，你可以这样写：generate genvar i; for (i=0;i<4;i=i+1) begin DFF dff_i(i,d_in,d_out,nclk); end endgenerate 这里，DFF模块...
verilog
中顶层
模块
实例
引用
多个模块时端口怎么连接
答：
1、首先，在项目上右键，点击New Source创建新的代码文件。2、选择User Document创建自定义的文本文件。3、创建好后，在下方切换到Files面板，双击打开该文件。4、
数据
文件写好后，就要编写
Verilog
测试
模块
读取该文件并对模块进行测试了。5、双击打开该文件，我们看到待测试模块输入对应了一些reg
寄存器
类型，...
Verilog
实现DAC的SPI配置(AD5601)
答：
DAC的16位输入移位
寄存器
有三种控制模式，其中最高位用于控制模式，中间8位存储
数据
，其余位无效。在编写
Verilog
配置程序时，主要思路是利用SPI协议，通过时钟SCLK将控制
模块的
16位数据分时传输到DAC，以便正确驱动DAC输出。顶层模块设计应包含对SPI接口的管理和DAC控制，而Testbench则用于创建仿真，通过模拟实际...
spi接口的
Verilog
程序
答：
这是一个SPI接口的
Verilog
程序，用于处理
数据
的发送与接收。程序定义了一个
模块
spi_mosi，它包含了一些输入和输出信号。其中，rst是复位信号，clk是时钟信号，rd和wr分别是接收数据和发送数据的命令。数据输入和输出分别通过datain和dataout信号进行。程序中还定义了SPI片选信号spics、SPI时钟信号spiclk和SPI...
verilog里面
always 与reg分别代表什么意思,有什么功用?为什么只对输 ...
答：
在
Verilog
中，输入信号是由外部
模块
决定的，与外部模块通过线连接，因此输入信号通常使用wire 类型进行描述。这与reg 类型的区别在于，wire 类型变量代表的是线上的信号状态，而reg 类型变量则代表的是
寄存器中的数据
状态。总结来说，reg 类型主要用于always 块内部的变量输出，尤其是在需要每次执行时都更新...
在
Verilog
HDL设计中用什么表示异或
答：
位运算符： ~：表示非；&：表示与； |：表示或； ^：表示异或； ^~：表示同或。
Verilog
一般全称指Verilog HDL，是用于数字逻辑设计硬件描述语言HDL的一种，普遍认为另一种是VHDL。Verilog可以进行数字逻辑的仿真验证、时序分析、逻辑综合，具有描述电路连接、电路功能、在不同抽象级上描述电路、描述电路...
verilog中的
数组和存储器
答：
存储器用于
数据
存储，RAM和ROM是典型实例。在
Verilog中
，存储器使用reg模型，每个单元代表一个字，通过单一数组索引
引用
。向量通过在变量名左侧声明位宽范围进行定义，与变量大小匹配，用于触发器。设计
模块
接收时钟、复位及控制信号，实现数据读取与写入。该设计包含一个16位存储元件register，仅在写入时更新，...
verilog中的
**是什么意思?
答：
1.加（+）：2个操作数相加 2.减（-）：2个操作数相减或取1个操作数的负数（二进制补码表示）3.乘（*）：2个操作数相乘 4.除（/）：2个操作数相除 5.求幂（**）}}：2个操作数求幂，前一个操作数为底数，后一个操作数为指数 在
Verilog中
，可以声明两种不同的过程：always过程和initial过程...
大家正在搜
属于数据寄存器组的寄存器是
如何读取数据寄存器的数据
数据寄存器的作用
verilog怎么调用模块
数据寄存器位数怎么求
三菱数据寄存器怎么用
PLC 寄存器数据范围
plc数据寄存器
plc通过寄存器保持数据
相关问题
verilog如何实现调用另一个模块寄存器的内容
Verilog 一个模块调用另一个模块的参数，用哪个命令？
Verilog中，如何实现一个module调用另一个modu...
Verilog程序中如何调用子模块？
Verilog中子模块中寄存器值的改变问题！
verilog 设计中，顶层模块可以调用子模块内部定义的信号...
verilog中如何调用另一个module里面的task？i...
Verilog程序中如何调用子模块？