数字逻辑电路时钟问题

Question

一个触发器的时钟是cp，在上升沿触发，另一个触发器在他的的下降沿翻转，请问这个触发器的时钟等于第一个触发器的现态还是次态，why。

Answer 1

正常的数字系统中，触发器内部信号传递速度远小于时钟的脉宽，上升沿触发的触发器在下降沿之前输出信号已经稳定。

追问

哦，但是这不是我的问题，他有两个触发器，另一个触发器的cp选的是第一个触发器的

追答

你没看明白，延时时间可以忽略。
“另一个触发器在他的的下降沿翻转”，这个下降沿就是 CP 的有效时刻，按本触发器的驱动方程画波形，与前一级的 CP 无关。

这个触发器的时钟等于上一个触发器的次态。我不想这么描述。

追问

我描述错了，应该是现态还是现态的反，而不是次态

追答

你贴一题出来我做，文字表达不如波形图清晰。