数字信号处理怎么复习,感觉好难

本人想考北理的826信号与信息处理,数字信号处理好难,好多消化不了,公式就不住

数字信号处理复习方法是理解掌握基本概念和基本方法,以复习要点为线索,结合教材内容,对知识进行作适当展开。
数字信号处理复习要点:
数字信号处理主要包括如下几个部分
1、 离散时间信号与系统的基本理论,信号的频谱分析。
2、 离散傅立叶变换,快速傅立叶变换。
3、 数字滤波器的设计
一、离散时间信号与系统的基本理论、信号的频谱分析
1、离散时间信号:
1)离散时间信号,时间是离散变量的信号,即独立变量时间被量化了。信号的幅值可以是连续数值,也可以是离散数值。
2) 数字信号,时间和幅值都离散化的信号。
(本课程主要讲解的实际上是离散时间信号的处理)
3) 离散时间信号可用序列来描述。
4) 序列的卷积和(线性卷积)。
5)几种常用序列
a)单位抽样序列(也称单位冲激序列) 。
b)单位阶跃序列 。
c)矩形序列。
d)实指数序列。
6) 序列的周期性
所有 存在一个最小的正整数 ,满足: ,则称序列 是周期序列。(注意:按此定义,模拟信号是周期信号,采用后的离散信号未必是周期的)
7)时域抽样定理:一个限带模拟信号 ,若其频谱的最高频率为 ,对它进行等间隔抽样而得 ,抽样周期为T,或抽样频率 ;只有在抽样频率 时,才可由 准确恢复 。
2、离散时间信号的频域表示(信号的傅立叶变换)
周期性所有 存在一个最小的正整数 ,满足: ,则称序列 是周期序列 。(注意:按此定义,模拟信号是周期信号,采用后的离散信号未必是周期的)
7)时域抽样定理:一个限带模拟信号 ,若其频谱的最高频率为 ,对它进行等间隔抽样而得 ,抽样周期为T,或抽样频率为 ;只有在抽样频率 时,才可由 准确恢复 。
2、离散时间信号的频域表示(信号的傅立叶变换)
3、序列的Z变换
1) Z变换与傅立叶变换的关系,
2) Z变换的收敛域。收敛区域要依据序列的性质而定。同时,也只有Z变换的收敛区域确定之后,才能由Z变换唯一地确定序列。
3)有限长序列: ,
右序列: ,|Z|>Rx-
左序列: ,(|z|<Rx+,N2>0时:0≤|Z|< Rx+;N2≤0时: 0<|Z|< Rx+)
双边序列: ,常用序列的Z变换:x,C:收敛域内绕原点逆时针的一条闭合曲线。
1) 留数定理。
2) 留数辅助定理。
3) 利用部分分式展开: 然后利用定义域及常用序列的Z变换求解。
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第1个回答  2014-09-21
希望对您有帮助 从硬件设计角度出发,介绍了以TI公司目前单片能力处理最强的TMSC3206455(以下简称C6455)为核心处理器的高速数字信号处理系统的构成以及各模块的功能,深入探讨了DSP在系统中的功能及其外围接口电路的应用和设计。 1、高速信号处理系统的硬件构成 高速数据处理算法的运算量大而且比较复杂,若用DSP来完成所有的运算和控制任务,使得DSP的压力过大,从而不能保证系统的实时性和可靠性的要求。本系统在硬件设计上遵从系统模块化的设计思想[1],采用DSP+FPGA结构。FPGA本身具有很多逻辑资源,编程灵活,作为协处理器负责预处理以及控制工作,使软件实现灵活的DSP负责主要的运算工作,处理算法程序,以提高系统的实时性。 选用TI公司的高性能主频为1GHz的工业级DSP芯片C6455作为系统的主处理器[2],使用多总线并行处理结构,运行速度高、处理数据能力强,同时使用ALTERA公司高性价比的FPGA器件EP1C12[2],作为协处理器和控制器,实现了数字控制逻辑。系统结构框图如下u图1所示[3]。 系统的前端是数据采集单元,是整个系统的“眼睛”,传感器将采集到的模拟信号先经过运算放大调整、滤波等预处理后,得到比较干净的模拟信号,再经A/D转换电路变换为数字信号送入FPGA中进一步处理。DSP的外部存储器接口通过FPGA 与其数据处理帧存体(SBSRAM)以乒乓操作的通信工作方式读取数据并进行相关的运算和处理。 同时DSP的EMIFA总线上挂接着FLASH芯片、CAN总线和外部控制电路。为了扩展处理器的片外存储能力,提高数据的实时处理能力,为此使用芯片的双倍率动态存储器接口(DDR2 SDRAM);两个多通道缓冲串口,分别用于输出相关的模拟指令与数字指令;高速串行接口(SRIO)主要用于系统的级联和扩展。 FPGA作为DSP的协处理器,完成信号的滤波等预处理、DSP接口和总线控制等工作,此外在FPGA中设计双缓冲先进先出存储器(FIFO),预处理后的数据存入FIFO内,DSP以乒乓方式读取和处理,以提高系统实时性。 2、DSP外围接口电路设计 C6455[4]是TI公司基于第三代先进超长指令字结构开发出来的高性能定点DSP,主频最高可达到1.2GHz。具有两级高速缓存L1和L2,集成有大量的存储空间,都可配置为Cache或SRAM。其外围总线主要以下四种: (1)一个外部存储器接口(EMIFA):64-BIT宽度的外部存储器接口,4个CE空间,可与SRAM、FPGA和FIFO等器件快速连接 (2)一个32位DDR2 SDRAM接口:可以实现与32位存储器件的无缝连接。 (3)两个多通道缓冲串口总线(McBSP0和McBSP1); (4)带有SerialRapidIO总线,拥有4个全双工的端口,支持SRIO 1x/4x串行协议。 本系统主要使用EMIFA、DDR2 SDRAM、McBSPs、SRIO四种外设接口,下面主要介绍EMIFA、DDR2接口的应用和设计,并简单介绍SRIO接口的应用。 2.1 外部存储器接口(EMIF)设计 C6455的外部存储器接口,不仅接口能力强,可以与目前多种类型的存储器进行无缝连接,而且数据吞吐率高。如下图2所示。 C6455仅有一个64BIT位宽的EMIFA,支持8/16/32/64BIT的数据访问,最高工作频率可达133MHz。它的存储空间是按CE2~CE5四个空间来进行管理,并且每一个CE空间都可以外挂存储器件。四个独立可寻址的CE空间配置如下: CE2—FPGA[0:31];CE3—Flash[0:7]; CE4—控制电路[32:55];CE5—CAN总线[56:63]。 时钟模块产生的50MHz时钟信号,送入DSP时钟引脚,通过内部软件配置集成锁相环(PLL1)为20倍频模式,这样可使CPU的主频达到1GHz。DSP芯片通过EMIFA接口乒乓读取嵌入在FPGA中的SBSRAM内的数据,并进行相关运算和处理,采用FPGA对SBSRAM进行乒乓控制操作。这里我们设置SBSRAM的使能信号为低电平、片选信号CS0为高电平,可使DSP通过CE2空间读取SBSRAM数据。 系统外部控制输入信号经一级运放后分别输入到经FPGA控制采样的12-BIT双路A/D转换成数字信号并通过DSP 的EMIFA总线进入DSP中,处理后再通过一路多通道缓冲串口(MCBSP0)通道及D/A变换后将模拟指令输出。DSP通过CAN总线与系统操控台相连,从上位机读取操控台数据信息,送入DSP处理后经MCBSP1通道和RS-422接口转换后输出数字指令,并将信息传送给上位机。使用CAN总线是为了提高通信数据传输的可靠性、抗干扰性和实时性。 资料来源: http://www.lw1516.com

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